ใช่ หากดําเนินการย้อนกลับไปอ่านต่อจะเข้าถึงตําแหน่งที่ชิปเลือกการเปลี่ยนแปลงระหว่างการเข้าถึงและแถวใน CS ที่สองเปิดอยู่แล้ว แสดงว่าอาจมีโอกาสเกิดการคอนเทนต์บัส ด้านล่างนี้เป็นสถานการณ์ที่เนื้อหาสามารถเกิดขึ้นได้เมื่อ ACT = เปิดใช้งานและ RD = อ่าน:
ด้าน DDR
ACT A
RD A
ACT B
RD B
RD A
ด้านโลคณาเขต
อ่านแถว A ใน CS1
อ่านแถว B ใน CS2
อ่านแถว A ใน CS1
คอนโทรลเลอร์ยอมรับว่าแถว A ในการอ่านแถว A แถวถูกเปิดอยู่แล้ว ดังนั้นจึงไม่จําเป็นต้องมี ACT ด้านล่างนี้เป็นแผนภาพที่แสดงสัญญาณ DQS ที่มาพร้อมกับข้อมูลการอ่านเมื่อข้อมูลกลับมาจากหน่วยความจําไปยังFPGA (เมื่อถึงจุดที่ RD B ตามมาในทันทีด้วย RD A)
ผลที่ได้คือการอ่านจาก CS2 อาจสูญหายได้ โซลูชันคือการแทรก NOP ดังนี้:
ด้าน DDR
ACT A
RD A
ACT B
RD B
NOP
RD A
ด้านโลคณาเขต
อ่านแถว A ใน CS1
อ่านแถว B ใน CS2
nop (de-assert คําขอสําหรับ 1 รอบ)
อ่านแถว A ใน CS1
สําหรับ v1.2.0 ของAltera DDR SDRAM Controller คอร์นี้ต้องทําโดยผู้ใช้ สําหรับ v2.0 ของคอร์สิ่งนี้จะทําโดยอัตโนมัติกลายเป็นความโปร่งใสสําหรับผู้ใช้