คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II v12.0 และก่อนหน้า Intel® FPGA IP PLL ไม่รองรับรายการเปลี่ยนเฟสเชิงลบ
ความละเอียด
เพื่อให้ได้การเปลี่ยนเฟสที่เทียบเท่า ให้เพิ่มหนึ่งรอบนาฬิกา (360°) ไปยังการเปลี่ยนเฟสเชิงลบที่จําเป็น เพื่อให้ผลลัพธ์เป็นค่าเฟสที่เป็นบวก
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® II v12.1 ที่ PLL Intel FPGA IP รองรับรายการเปลี่ยนเฟสเชิงลบ