ID บทความ: 000077217 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีปัญหาที่ทราบเกี่ยวกับพิน PLL ในการออกแบบ Stratix III 3SL340 ที่รวบรวมโดยใช้ซอฟต์แวร์ Quartus II เวอร์ชัน 7.2 Service Pack 2 หรือไม่

สิ่งแวดล้อม

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ซอฟต์แวร์ Quartus® II เวอร์ชั่น 7.2 Service Pack 2 กําหนดค่าพินอุปกรณ์สี่พินไม่ถูกต้องในอุปกรณ์ Stratix® III 3SL340 ในตัวเลือกแพคเกจบางอย่าง (ดูตารางด้านล่าง) นี่เป็นเพราะการตั้งค่าการลงทะเบียนอินพุตและห่วงโซ่การหน่วงเวลาที่ใช้ในซอฟต์แวร์ Quartus II ไม่ถูกต้อง ชื่อพินอินพุตที่ได้รับผลกระทบคือ PLL_R1_CLKn PLL_R1_CLKp PLL_R4_CLKn และPLL_R4_CLKp Alteraแนะนําให้ใช้แพทช์ซอฟต์แวร์ 72SP2 2.03เพื่อแก้ไขปัญหา

    หากต้องการรับโปรแกรมแก้ไข โปรดติดต่อฝ่ายสนับสนุนด้านเทคนิคAlteraโดยส่งคําขอรับบริการที่ mysupport.altera.com

    แพคเกจอุปกรณ์ Stratix III 3SL340

    พินที่ได้รับผลกระทบ

    F1517

    AU1, AU2, C1 และ C2

    F1760

    AY1, AY2, C1 และ C2

    H1152

    ไม่

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้