ปัญหาสำคัญ
สวิตช์ II IP Core ในชุดประมวลผลวิดีโอและภาพเวอร์ชั่น 14.1 ล้มเหลว เพื่อคอมไพล์ ปัญหานี้มีผลต่อการออกแบบที่ใช้ VHDL RTL
ใช้ Verilog HDL RTL
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของคอร์ Switch II IP
ปัญหาสำคัญ
สวิตช์ II IP Core ในชุดประมวลผลวิดีโอและภาพเวอร์ชั่น 14.1 ล้มเหลว เพื่อคอมไพล์ ปัญหานี้มีผลต่อการออกแบบที่ใช้ VHDL RTL
ใช้ Verilog HDL RTL
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของคอร์ Switch II IP
1
การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้