ID บทความ: 000077195 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/05/2016

ความถี่นาฬิกาอ้างอิงบางอย่างทําให้เกิดการคอมไพล์Arria® 10 และ Cyclone® IP fPLL 10 GX ล้มเหลว

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® fPLL Intel® Arria® 10 Cyclone® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การคอมไพล์ Arria® 10 และ ip fPLL Cyclone® 10 อาจล้มเหลวระหว่างขั้นตอน Fitter ภายใต้สถานการณ์ต่อไปนี้:

    • IP อยู่ในโหมด Core หรือ Cascade Source และความถี่สัญญาณนาฬิกาอ้างอิงอยู่ในช่วง 49 MHz < Fref < 51.5 MHz
    • IP อยู่ในโหมด ตัวรับส่งสัญญาณ และความถี่สัญญาณนาฬิกาอ้างอิงอยู่ในช่วง 50.0 MHz ≤ Fref < 51.5 MHz

    ปัญหานี้มีผลต่อซอฟต์แวร์ Quartus® Prime Standard Edition และซอฟต์แวร์ Quartus Prime Pro Edition

    ความละเอียด

    เลือก ความถี่นาฬิกาอ้างอิง IP fPLL ที่ไม่อยู่ในช่วงที่กําหนด

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้