ID บทความ: 000077183 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/03/2014

ทําไม Stratix® V Hard IP สําหรับ PCI Express จึงล้มเหลวในการทําธุรกรรม DMA ให้เสร็จสมบูรณ์เมื่อใช้อินเทอร์เฟซ Descriptor Controller

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    DMA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหากับ Descriptor Controller IP, การดําเนินการอ่านและเขียน DMA พร้อมกันด้วย Stratix® V Hard IP สําหรับ PCI Express สําหรับอินเทอร์เฟซแมปหน่วยความจํา Avalon®กับคอร์ DMA อาจหยุดทรานแซคชัน DMA ก่อนเสร็จสมบูรณ์

ความละเอียด

หากต้องการแก้ไขปัญหาหลังจากที่ DMA ทั้งหมดเสร็จสิ้นการอ่านให้เริ่มการเขียน DMA (หรือหลังจากการเขียน DMA ทั้งหมดเสร็จสมบูรณ์ ให้เริ่มการอ่าน DMA)

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® เวอร์ชั่น 14.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V FPGA
Stratix® V GT FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้