ID บทความ: 000077140 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/03/2014

เมื่อใช้ Stratix V Hard IP สําหรับ PCI Express ทําไมจึงตั้งค่า No Command Completed Support (บิต 18) ของการลงทะเบียนความสามารถของช่องเสียบไม่ถูกต้อง

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย เนื่องจากปัญหาใน Stratix® V Hard IP สําหรับ PCI® Express บิตนี้ถูกตั้งค่าไม่ถูกต้อง
ความละเอียด

วิธีแก้ไขปัญหานี้:

1. ไปที่:

ไดเรกทอรีการติดตั้งAltera \\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters_common.tcl

2. เปลี่ยนแทน:

สตริงadd_parameter advanced_default_hwtcl_no_command_completed "true"

กับ

สตริงadd_parameter advanced_default_hwtcl_no_command_completed "false"

3. ลบ:

set_parameter_value no_command_completed_hwtcl "true"

4. ไปที่:

ไดเรกทอรีการติดตั้ง \\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters.tcl

5. ปรับเปลี่ยนบรรทัด

ถ้า { == 1 } {

set_parameter_value no_command_completed_hwtcl "true"

ถึง:

ถ้า { == 1 } {
ตั้งค่าadvanced_default_parameter_override [ get_parameter_value advanced_default_parameter_override ]
ถ้า { == 0 } {
set_parameter_value no_command_completed_hwtcl "true"
} อื่นๆ {
set_parameter_value no_command_completed_hwtcl [ get_parameter_value advanced_default_hwtcl_no_command_completed ]
}

6. สร้างคอร์ IP ใหม่ คอมไพล์การออกแบบของคุณใหม่ และจําลอง

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้