ID บทความ: 000077040 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/10/2011

Component Editor อาจสร้างข้อผิดพลาดในการตรวจสอบอย่างไม่ถูกต้องหากตั้งค่าความกว้างของพอร์ตเป็นการแสดงออก HDL

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณใช้ Qsys เพื่อสร้างไฟล์ Block Symbol (.bsf) สําหรับรายการการออกแบบแผนผัง พอร์ตของสัญลักษณ์ที่สร้างขึ้นอาจ จะปรากฏในลําดับใดๆ คําสั่งซื้อของพอร์ตอาจเปลี่ยนไปหากคุณ สร้างไฟล์ใหม่

    ความละเอียด

    หากคุณใช้แผนผังเพื่อสร้างอินสแตนซ์ของระบบ Qsys ของคุณ ต้องสร้างสัญลักษณ์ .bsf ขึ้นใหม่และเชื่อมต่อสัญญาณใหม่ ในไฟล์ Block Diagram (.bdf) ทุกครั้งที่คุณเปลี่ยน สัญญาณระดับสูงสุดของระบบ Qsys ของคุณ หากคุณไม่เปลี่ยนแปลง สัญญาณระดับบนสุดของระบบ Qsys คุณสามารถปิดสัญลักษณ์ได้ เจนเนอเรชั่นและนําสัญลักษณ์ที่สร้างขึ้นก่อนหน้านี้มาใช้ใหม่ใน .bdf ของคุณ หรือใช้ไฟล์การออกแบบระดับสูงสุด VHDL หรือ Verilog เพื่อสร้างอินสแตนซ์ ระบบ Qsys ของคุณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้