คำอธิบาย
เนื่องจากปัญหากับ Altera® Stratix® V Hard IP สําหรับ PCI Express* บิตการกําหนดค่านาฬิกาสล็อตฮาร์ดแวร์ (การลงทะเบียนสถานะลิงก์[12]) จะถูกตั้งค่าเป็น 1 ในพื้นที่กําหนดค่า PCIe* เสมอโดยไม่คํานึงว่าการตั้งค่า "การกําหนดค่านาฬิกาช่อง" ในแท็บลิงก์ความสามารถของ PCIe ของ GUI จะเป็นอย่างไร ปัญหานี้เกิดขึ้นทั้งในการจําลองและฮาร์ดแวร์
ความละเอียด
เพื่อแก้ไขปัญหานี้ แก้ไขไฟล์ altpcie_hip_256_pipen1b.v ในไดเรกทอรี \synthesis\submodules ดังนี้
1) ที่แถวๆ 0088 add --> parameter slotclk_cfg = "dynamic_slotclkcfg",
2) ที่แถวๆ 2699 add --> .slotclk_cfg(slotclk_cfg),
ปัญหานี้เริ่มต้นขึ้นแล้วในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition รุ่น v17.0