ทําไมบิต csr_sysref_singledet จึงถูกล้างโดยไม่คาดคิดก่อนที่ SYSREF จะถูกสลับจากระดับต่ําถึงสูงเมื่อใช้ JESD204B Intel® FPGA IP ในอัตราข้อมูลมากกว่า 16 Gbps ในอุปกรณ์ Intel Agilex® 7

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3 และก่อนหน้า เมื่อใช้ INTEL® FPGA IP JESD204B ในโหมดคลาสย่อย 1 และที่ 16 Gbps

หลังจาก INTEL® FPGA IP JESD204B ได้สุ่มตัวอย่าง SYSREF เป็นครั้งแรกและล้างบิต CSR csr_sysref_singledet เป็น 0 เมื่อผู้ใช้ตั้งค่าบิต CSR นี้ให้มีค่า 1 เพื่อสุ่มตัวอย่าง SYSREF Edge อื่น ระบบจะล้างข้อมูลทันทีก่อนที่ SYSREF จะถูกสลับจากระดับต่ําถึงสูง ซึ่งเกิดจากสัญญาณภายในที่ล้าง csr_sysref_singledet ที่ติดอยู่ที่ 1 เพื่อหาอัตราข้อมูลที่มากกว่า 16 Gbps

สามารถกู้คืนปัญหานี้ได้ด้วยการใช้ txlink_rst_n หรือ rxlink_rst_n เท่านั้น

สามารถให้บริการแก้ไขได้เมื่อแจ้งความประสงค์ผ่าน Intel® Premier Support (IPS)

ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4