ID บทความ: 000077023 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/06/2020

ช่วงที่รองรับสําหรับ Control Bits (CS) ใน JESD204C Intel® FPGA IPถูกต้องหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาที่ทราบกันในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 19.4 และก่อนหน้า JESD204C Intel® FPGA IPมี Control Bits (CS) อยู่ในช่วง 0 - 31 อย่างไรก็ตาม ช่วงที่รองรับคือ 0 - 3

    ความละเอียด

    เลือก Control Bits (CS) ในช่วง 0 - 3 เมื่อใช้INTEL® FPGA IP JESD204C ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้