ID บทความ: 000077021 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/07/2020

ทําไม Lane Equalization Control Register ของ Intel® Arria® 10 PCIe* Hard IP จึงเก็บค่าที่ตั้งไว้ล่วงหน้าไม่ถูกต้องเมื่อทํางานเป็นอุปกรณ์ปลายทางในโหมด Gen3

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาด้านซิลิคอน Intel® Arria® 10 PCIe* Hard IP จะจับค่า "ตัวรับส่งสัญญาณพรีเซ็ต" เริ่มต้น และ "คําแนะนําตัวรับสัญญาณ" จาก TS ที่ได้รับแต่ละรายการ แทนที่จะเป็น EQ TS เมื่อทํางานเป็นอุปกรณ์ปลายทางในโหมด Gen3 ซึ่งทําให้ค่าที่จัดเก็บของ "การตั้งค่าล่วงหน้าของพอร์ตอัปสตรีม 8.0 GT/s" และ "คําแนะนําการตั้งค่าล่วงหน้าของพอร์ตอัปสตรีม 8.0 GT/s" ไม่ถูกต้อง

    ความละเอียด

    ไม่มีการแก้ไขปัญหาสําหรับปัญหาซิลิคอนนี้ ปัญหานี้ไม่ส่งผลกระทบต่อการฝึกอบรมการเชื่อมโยง และสามารถเข้าไปได้อย่างปลอดภัย

    เนื่องจากปัญหานี้ ไม่หมายถึง "Lane Equalization Control Register" เพื่อตรวจสอบคําใบ้ที่ตั้งไว้ล่วงหน้าและการตั้งค่าล่วงหน้าเมื่อ Intel® Arria® 10 PCIe* Hard IP ทํางานเป็นอุปกรณ์ปลายทางในโหมด Gen3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้