ID บทความ: 000077020 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/03/2021

ทําไมระบบโฮสต์จึงได้รับข้อมูลเสียหายโดยไม่มีข้อผิดพลาด LCRC หรือข้อผิดพลาดการหมดเวลาในการเชื่อมต่อ PCIe* Gen 3 x16 ที่ใช้Intel® Stratix® 10 Hard IP สําหรับ PCI Express* ในอุปกรณ์ Intel® Stratix® 10 L-Tile และ H-Tile

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    Tx FIFO เกือบจะเต็มเกณฑ์พารามิเตอร์ของ Intel® Stratix® 10 Hard IP สําหรับตัวแปร PCIe* Gen 3 x16 นั้นอยู่ที่ส่วนต่าง คุณอาจเห็นข้อมูลเสียหายโดยไม่มีข้อผิดพลาด LCRC หรือข้อผิดพลาดการหมดเวลาที่ไม่ทําให้การกู้คืนลิงก์เกิดขึ้น

    ตัวแปร IP อื่นๆ เช่น PCIe* เจนเนอเรชั่น 3 x8 และ Gen 3 x4 จะไม่ได้รับผลกระทบ

    มี KDB ที่เกี่ยวข้อง

    ทําไมระบบจึงรายงานข้อผิดพลาดการหมดเวลา PCIe* บนลิงก์ที่ใช้Intel® Stratix® 10 Hard IP สําหรับ PCI Express ใน Intel® Stratix® 10 L และอุปกรณ์ H-Tile

     

     

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4

    ในการแก้ไขปัญหานี้ คุณควรสร้าง Intel® Stratix® 10 Hard IP สําหรับตัวแปร PCIe* Gen 3 x16 ใหม่และทําการคอมไพล์การออกแบบใหม่ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 20.4 หรือใหม่กว่าเพื่อรวมการแก้ไข

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    เอฟพีจีเอ Intel® Stratix® 10 NX

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้