ID บทความ: 000076994 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 17/10/2019

ชิป DDR4 IP Intel® Stratix® 10 DDR4 แมปกับอุปกรณ์หน่วยความจําด้านบนและด้านล่างในโทโพโลยีแบบฝาพับอย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเปิดใช้งานโทโพโลยีแบบหอยใน Intel® Stratix® DDR4 IP Parameter Editor 10 DDR4 แต่ละอันดับต้องใช้พิน CS สองพินเพื่อกําหนดค่าชิปหน่วยความจําด้านบนและด้านล่างแยกกัน เนื้อหาต่อไปนี้แสดงวิธีแมปพิน CS จาก FPGA กับชิปหน่วยความจําในการออกแบบแบบลําดับเดียวและแบบสองอันดับ

    ความละเอียด

    สําหรับส่วนประกอบที่มีอันดับเดียว:

    ส่วนประกอบ Top (ไม่มิเรอร์) FPGA_CS0 ไปที่ MEM_TOP_CS0

    ส่วนประกอบด้านล่าง (มิเรอร์) FPGA_CS1 ไปที่ MEM_BOT_CS0

    สําหรับส่วนประกอบแบบ Dual-Rank:

    ส่วนประกอบ Top (ไม่มิเรอร์) FPGA_CS0 จะไปที่ MEM_TOP_CS0 และ FPGA_CS1 จะไปที่ MEM_TOP_CS1

    ส่วนประกอบด้านล่าง (มิเรอร์) FPGA_CS2 จะไปที่ MEM_BOT_CS0 และ FPGA_CS3 จะไปที่ MEM_BOT_CS1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้