เมื่อเปิดใช้งานโทโพโลยีแบบหอยใน Intel® Stratix® DDR4 IP Parameter Editor 10 DDR4 แต่ละอันดับต้องใช้พิน CS สองพินเพื่อกําหนดค่าชิปหน่วยความจําด้านบนและด้านล่างแยกกัน เนื้อหาต่อไปนี้แสดงวิธีแมปพิน CS จาก FPGA กับชิปหน่วยความจําในการออกแบบแบบลําดับเดียวและแบบสองอันดับ
สําหรับส่วนประกอบที่มีอันดับเดียว:
ส่วนประกอบ Top (ไม่มิเรอร์) FPGA_CS0 ไปที่ MEM_TOP_CS0
ส่วนประกอบด้านล่าง (มิเรอร์) FPGA_CS1 ไปที่ MEM_BOT_CS0
สําหรับส่วนประกอบแบบ Dual-Rank:
ส่วนประกอบ Top (ไม่มิเรอร์) FPGA_CS0 จะไปที่ MEM_TOP_CS0 และ FPGA_CS1 จะไปที่ MEM_TOP_CS1
ส่วนประกอบด้านล่าง (มิเรอร์) FPGA_CS2 จะไปที่ MEM_BOT_CS0 และ FPGA_CS3 จะไปที่ MEM_BOT_CS1