คำอธิบาย
ซึ่งอาจเห็นได้ว่าตรรกะในการวัดค่าตัวอย่าง PCI Express® ที่สร้างขึ้นโดยอัตโนมัติในการออกแบบการวัดระดับสูงสุดของการออกแบบ_example_chaining_pipen1b.vhd เชื่อมต่อกับนาฬิกาที่ไม่ถูกต้อง (internal_core_clk_out)
ตรรกะทั้งหมดใน _example_chaining_pipen1b.vhd ต้องเชื่อมต่อกับpld_clk as ที่แสดงในอินสแตนซ์คอร์ PCIe® และหน่วยงานตัวอย่างAltera®
pld_clkและinternal_core_clk_outมีเหตุผลเหมือนกัน อย่างไรก็ตาม pld_clkในการจําลองไม่เทียบเท่ากับinternal_core_clk_outเนื่องจากความล่าช้าของส่วนที่แตกต่าง