คอร์ PCIe® Hard IP (HIP) ไม่รองรับ Loopave Master แต่รองรับ Loopave Slave ผ่านการกําหนดค่า PCIe Reverse Parallel Loop linux ตามที่ระบุไว้ในบทสถาปัตยกรรมตัวรับส่งสัญญาณอุปกรณ์
รายการต่อไปนี้อธิบายถึงลําดับลูปเปเปอร์:
1. คอร์ PCIe HIP จะเข้าสู่สถานะ Loopไหมเมื่อ RC asserts loopงบิต (bit2 of symbol 5) ใน TS1/TS2 ระหว่าง Configuration.LinkWidth.Start state ทั้ง EP และ RC ต้องปฏิบัติตามกฎที่กําหนดไว้ในข้อมูลจําเพาะ PCI Express Base
2. หลังจากเข้าสู่สถานะ Loopเชิงซ้อนสําเร็จ คอร์จะรับรองtx_detectrxloopback=1 และ txelecidle=0 โดยอัตโนมัติตามข้อกําหนดของข้อมูลจําเพาะอินเทอร์เฟซ PIPE การดําเนินการนี้จะแนะนําให้ตัวรับส่งสัญญาณAlteraกําหนดเส้นทางข้อมูลหลังจาก Rate Match FIFO ใน ChannelR PCS ของตัวรับสัญญาณไปยังช่องสัญญาณตัวส่งที่เกี่ยวข้อง ข้อมูลการรับข้อมูลจะส่งผ่าน CDR, deserializer, ตัวถอดรหัส 8b/10b, Word Aligner และ Rate Match FIFO ก่อนที่จะวนรอบกลับไปที่ด้านการส่ง ข้อมูลการส่งข้อมูลจะส่งผ่าน Rate Match FIFO, ตัวเข้ารหัส 8b/10b และ Serializer ก่อนที่จะถูกส่งออก
3. RC ส่งรูปแบบการเข้ารหัสแบบ 8b/10b ไปยังตัวรับ EP ระหว่างโหมดลูปหน้าจอตามข้อกําหนดของข้อมูลจําเพาะ PCI Express Base นอกจากนี้ยังต้องส่ง SKIP OS เพื่อให้แน่ใจว่า Rate Match FIFO ไม่ล้นหรือล้น ในทํานองเดียวกัน SKIP OS จะถูกแทรกโดย Rate Match FIFO ในทิศทางการส่ง EP ตามที่กําหนด ดังนั้นการตรวจสอบการส่ง EP ต้องคํานึงถึงสิ่งนี้เมื่อเปรียบเทียบลูปแบ็คส่งข้อมูลกับข้อมูลรับดั้งเดิม รูปแบบช่องโหว่ไม่สามารถเป็นข้อมูล PRBS ได้ เนื่องจากไม่ใช่ข้อมูล PCIe ที่เข้ารหัสแบบ 8b/10b
4. เพื่อรับประกันว่าได้รับข้อมูลที่ดีอย่างถูกต้อง จําเป็นต้องมีการมีเพศสัมพันธ์ AC ระหว่างพินการส่ง RC และพินรับ EP ตามข้อมูลจําเพาะของ PCIe CEM (บอร์ดปลั๊กอิน) ตัวเก็บประจุ AC Coupling จะอยู่บนบอร์ดเสมอพร้อมพินอุปกรณ์ส่ง หากมีการติดตัวทดสอบกับการ์ดของเราที่เสียบเข้ากับ PCI-SIG Compliance Base Board (CBB) ผ่านสาย coax และ CBB ไม่มีตัวเก็บประจุ AC Coupling ต้องเพิ่มบล็อก DC ทางกายภาพให้สอดคล้องกับสายเคเบิลเพื่อให้ผลเดียวกัน ดังนั้นตัวเก็บประจุ AC Coupling หรือบล็อก DC ทางกายภาพจึงจําเป็นระหว่างการส่ง RC แต่ละตัวและพินรับ EP
5. นาฬิกาอ้างอิงของระบบใน RC และ EP ต้องทํางานภายใน /-300ppm ตามข้อมูลจําเพาะของ PCIe
นี่คือเหตุผลที่ข้อมูลจําเพาะของ PCIe ระบุว่าลูปวิซควรผ่าน Rate Match FIFO ซึ่งสามารถแทรกหรือลบ SKIP OS ได้ตามที่จําเป็นเพื่อจัดการกับช่วงนี้