ข้อผิดพลาดพอดีกับข้อความที่คล้ายกันนี้อาจพบเห็นได้เมื่อใช้ IP Intel® Stratix® 10 EMIF หากมีการเชื่อมต่อสัญญาณนาฬิกาอ้างอิง PLL ที่ครอบคลุมธนาคาร I/O มากกว่า 8 แห่ง :
ข้อผิดพลาดภายใน: ระบบย่อย: CPLL, ไฟล์: /quartus/periph/cpll/refclk_gen6_param_util.cpp, บรรทัด: 387
ไม่รองรับเครือข่ายนาฬิกาอ้างอิงสําหรับ 12 ไทล์ในขณะนี้!
ซึ่งมักจะพบได้บนอุปกรณ์ Intel Stratix 10 เครื่องที่มีขนาดใหญ่ขึ้นโดยมีอินเทอร์เฟซหน่วยความจําภายนอกหลายตัวที่วางไว้ในคอลัมน์ I/O ที่ใช้ร่วมกับนาฬิกาคอร์หรือนาฬิกาอ้างอิง PLL โปรดทราบว่าเมื่อแชร์นาฬิกาคอร์ จะมีการกระจายนาฬิกาอ้างอิง PLL ในบัสที่ใช้ร่วมกันของนาฬิกาคอร์ที่เชื่อมต่อระหว่าง Core Clock Master และ Slave
ตรวจสอบให้แน่ใจว่านาฬิกาอ้างอิง EMIF PLL ไม่ได้เชื่อมต่อกับธนาคาร I/O ที่ติดกันมากกว่า 8 ธนาคารในคอลัมน์ I/O เดียวกัน สําหรับข้อมูลเพิ่มเติมเกี่ยวกับธนาคาร I/O ของอุปกรณ์ Intel® Stratix® 10 ของคุณ โปรดดู ไฟล์ Intel Stratix 10 Device Pin-out
ในตารางบนหน้าแรกของเอกสารพินเอาต์ จะแสดงธนาคาร I/O ที่ผูกไว้กับจํานวนพินสําหรับแต่ละธนาคาร I/O สําหรับแต่ละแพ็คเกจที่รองรับ สําหรับการตัดสินใจของ 8 ธนาคาร I/O สําหรับพาธนาฬิกาอ้างอิง PLL นี่ยังรวมถึงธนาคาร I/O ที่ไม่ได้ผูกมัดและระบุด้วย "-" ในตาราง