ID บทความ: 000076946 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/04/2017

ทําไมการทดสอบการจําลอง VHDL ที่สร้างขึ้นโดยอัตโนมัติ RapidIO II ไม่สามารถคอมไพล์ในการกําหนดค่าบางอย่างของ RapidIO II IP Core

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® RapidIO II (IDLE2 สูงสุด 6.25 Gbaud)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในการกําหนดค่าบางส่วนของคอร์ IP RapidIO® II การจําลอง VHDL ที่สร้างขึ้นจะพบข้อผิดพลาดในการคอมไพล์ที่พอร์ตขาดหายไปในหน่วยงานที่สร้างอินสแตนซ์อีกตัว
     
    ตัวอย่างข้อผิดพลาดในการจําลอง ModelSim®

    พอร์ต "" ขององค์กร "" ไม่ได้อยู่ในส่วนประกอบที่กําลังสร้างอินสแตนซ์

    ข้อผิดพลาดนี้พบได้ในรูปแบบต่างๆ ที่ปิดใช้งานโมดูล I/O Master, I/O Slave, Doorbell, Maintenance หรือ Pass-through เท่านั้น

    เวอร์ชัน Verilog ไม่ได้รับผลกระทบ

    ความละเอียด

    ใช้เวอร์ชัน Verilog ของการทดสอบการจําลอง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V FPGA และ SoC FPGA
    Stratix® V FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้