IP DDR4 ไม่จําเป็นต้องมีราง VREF ภายนอกใดๆ ที่เชื่อมต่อกับพิน VREFB ของธนาคาร I/O FPGAที่ใช้สําหรับสัญญาณกลุ่ม DQS ที่มี POD-12 มาตรฐาน I/O
VREF ถูกสร้างขึ้นภายในและได้รับการปรับเทียบ ในส่วนของการใช้งานธนาคาร Quartus® Prime Fitter Report I/O จะแสดงให้เห็นว่าไม่มีข้อกําหนด VREF
จําเป็นต้องใช้ราง VREF ภายนอกขนาด 0.6V สําหรับพิน VREFCA ของอุปกรณ์หน่วยความจํา DDR4 เท่านั้น และขอแนะนําให้เพิ่มตัวเก็บประจุแบบแยกที่ใกล้กับพินนี้
VREF สําหรับสัญญาณข้อมูล (DQ, DQS, DM/DBI) ถูกสร้างขึ้นภายในอุปกรณ์หน่วยความจํา DDR4 และFPGA DDR4 Interface DQS Group I/O Banks
ด้านล่างนี้เป็นข้อมูลเพิ่มเติมเกี่ยวกับการสอบเทียบ VREF
FPGA:
การวัดขนาด VREF ต่อเลน I/O (กลุ่ม x8 DQS)
ในรายงานการปรับเทียบชุดเครื่องมือ EMIF FPGA VREF เป็นการตั้งค่า VREFIN
หน่วยความจํา DDR4 :
IP DDR4 รองรับฟังก์ชันการตรวจสอบแอดเดรสต่อ dram ดังนั้นในอินเทอร์เฟซส่วนประกอบหน่วยความจําที่หลากหลาย ส่วนประกอบ DDR4 แต่ละตัวอาจมีค่า VREF ที่ได้รับการปรับเทียบที่แตกต่างกัน
ในรายงานการสอบเทียบชุดเครื่องมือ EMIF หน่วยความจํา DDR4 VREF เป็นการตั้งค่า VREFOUT