ID บทความ: 000076909 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/02/2019

ทําไมการเขียนและอ่านข้อมูลระหว่างอินเทอร์เฟซบัส AXI และIntel® Stratix®ข้อความแบบจําลองการจําลอง 10 MX HBM2 ไม่ตรงกันในระหว่างการจําลอง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ความไม่ตรงกันเกิดขึ้นเนื่องจากข้อมูลการเขียนจากอินเทอร์เฟซบัส AXI จะเข้าสู่ซอฟต์อะแด็ปเตอร์ของ Intel® Stratix® MX HBM2 IP และผ่านระบบย่อย Universal Interface Block ก่อนที่จะถึงรุ่นหน่วยความจํา Intel® Stratix® 10 MX HBM2

    ความละเอียด

    ค่าบัส "write data" ที่รายงานในโมเดลหน่วยความจํา HBM2 ได้รับการแก้ไขเนื่องจาก Data Bus Inversion (DBI)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้