ควรใส่นาฬิกาและรีเซ็ตในตรรกะผู้ใช้จนกว่ากระบวนการกําหนดค่าจะเสร็จสมบูรณ์ในอุปกรณ์ Intel® Stratix® 10 เครื่องหรือไม่

หลังจากอุปกรณ์ Intel® Stratix® 10 เสร็จสิ้นการกําหนดค่าและเข้าสู่โหมดผู้ใช้ คุณจะต้องดําเนินการรีเซ็ตลําดับก่อนที่จะเรียกใช้แอปพลิเคชันของคุณ เมื่อเสร็จสิ้นขั้นตอนการกําหนดค่า จะไม่คาดว่าฟังก์ชั่นของอุปกรณ์ Intel Stratix 10 จะเข้าสู่โหมดผู้ใช้พร้อมกัน เมื่ออุปกรณ์เข้าสู่โหมดผู้ใช้ นาฬิกาที่ทํางานได้ฟรีอาจทําให้เกิดสภาวะการประชิดนาฬิการะหว่างตรรกะผู้ใช้ที่เสียหายต่อเงื่อนไขเริ่มต้นของอุปกรณ์

เพื่อป้องกันเหตุการณ์นี้ Intel ขอแนะนําให้คุณสร้างการออกแบบโดยใช้ User Reset and Clock Gate Intel Stratix IP 10 FPGA IP ที่มีตรรกะผู้ใช้ของคุณเองเพื่อยกเลิกการเกต User Clock และยกเลิกการอ้างถึงสัญญาณ Global Reset ดังที่แสดงในรูปภาพที่ 1 ใช้ User Reset and Clock Gate Intel Stratix 10 FPGA IP Core เพื่อขูดสัญญาณจากพอร์ต user_reset เพื่อยกเลิกการเสียบสัญญาณนาฬิกาของผู้ใช้ แล้วสร้างตรรกะของคุณเองเพื่อ de-assert สัญญาณ Global Reset หลังจากที่คุณยกเลิกการเกต User Clock

โปรดทราบว่า Free Running Clock เป็นนาฬิกาที่จัดหาจากภายนอก ในขณะที่ User Clock เป็นนาฬิกาที่นาฬิกาจะนาฬิกาตามตรรกะของผู้ใช้ในFPGA นอกจากนี้ User Clock อาจเป็นนาฬิกาที่ทํางานได้ฟรีหรือลูปถูกล็อกเฟส (PLL) ที่สร้างขึ้น

เป็นที่คาดว่าจะต้องใช้อินสแตนซ์ IP เดียวเท่านั้นในการกดนาฬิกาของผู้ใช้ทั้งหมด ในขณะที่ควรใช้สัญญาณรีเซ็ตทั่วโลกเพื่อเผยแพร่/ยกเลิกการรีเซ็ตในหลายโดเมน หากการออกแบบมีโดเมนรีเซ็ตหลายโดเมน ตรวจสอบให้แน่ใจว่าสัญญาณรีเซ็ตทั่วโลกมีระยะเวลานานพอที่สัญญาณจะเผยแพร่ไปยังโดเมนทั้งหมดก่อนที่จะลบลบ

รูปภาพที่ 1 แผนภาพบล็อกการรีเซ็ตผู้ใช้และนาฬิกา Gating Block

หมายเหตุ: ห้ามใช้พอร์ต user_clkgate ของ User Reset และ Clock Gate Intel Stratix IP 10 FPGA

แนะนํา de-assertion delay สําหรับสัญญาณuser_resetโดยใช้ ip Intel Stratix 10 FPGA User Reset และ Clock Gate และดีเลย์ของ de-assertion สําหรับสัญญาณรีเซ็ตทั่วโลก

ความล่าช้าในการตรวจสอบสัญญาณ user_reset ต้องเป็นมากกว่าหนึ่งรอบของ นาฬิกาของผู้ใช้ คุณจะได้รับความล่าช้าที่ต้องการโดยป้อนค่า หน่วงเวลา De-assertion ใน User Reset และ Clock Gate Intel Stratix 10 FPGA IP ค่าที่เป็นไปได้สําหรับพารามิเตอร์ De-assertion Delay ใน User Reset และ Clock Gate Intel Stratix IP FPGA 10 อาจมีช่วงตั้งแต่ 0 ns ถึง 65,535 ns คุณต้องสร้างซิงโครไนซ์โดยใช้เทคนิคการต้านการขีดความสามารถมาตรฐานภายใน:

1. User Logic to Ungate User Clock เพื่อซิงโครไนซ์สัญญาณuser_resetในส่วนที่เกี่ยวกับนาฬิกาที่ทํางานฟรี
2. User Logic to De-assert Global Reset เพื่อซิงโครไนซ์สัญญาณuser_resetในส่วนที่เกี่ยวข้องกับ User Clock

ความล่าช้าในการยืนยันสัญญาณ รีเซ็ตทั่วโลก ต้องนานพอสําหรับสัญญาณ Global Reset เพื่อเผยแพร่ลอจิกการรีเซ็ตทั่วโลกในระบบของคุณหลังจากที่ User Clock ทํางานอยู่ สร้างตรรกะผู้ใช้ของคุณเองเพื่อ de-assert สัญญาณ Global Reset หลังจาก user_reset ถูก de-asserted และ User Clock กําลังทํางานอยู่ คุณต้องซิงโครไนซ์สัญญาณ Global Reset ในส่วนที่เกี่ยวกับ นาฬิกาผู้ใช้ โดยใช้เทคนิคมาตรฐานที่สามารถป้องกันได้

รูปภาพที่ 2 แผนภาพการกําหนดเวลาการรีเซ็ตโดยผู้ใช้และนาฬิกา

ข้อมูลนี้จัดทําเป็นเอกสารไว้ในคู่มือผู้ใช้การกําหนดค่า Intel Stratix 10 ล่าสุดสําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v19.1