ปัญหาสำคัญ
คำอธิบาย
โมดูล Verilog HDL ระดับบนสุดสําหรับคอร์ PCI Express IP
รวมถึง derr_cor_ext_rcv1 สัญญาณ ด้วย อย่างไรก็ตาม
ไม่จําเป็นต้องใช้สัญญาณหรือฟังก์ชันสําหรับอุปกรณ์ Stratix V
ปัญหานี้มีผลต่อการกําหนดค่าทั้งหมดของ Stratix V Hard IP สําหรับ PCI Express
ความละเอียด
หลังจากสร้าง Stratix V Hard IP สําหรับ PCI Express ให้ลบออกจาก derr_cor_ext_rcv1
.v.
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 11.0 SP1 ของ Stratix V Hard IP สําหรับ PCI Express