คำอธิบาย
การรับและส่งเลนระดับสูงสุดของตัวรับส่งสัญญาณอาจดูเหมือนว่าเป็นเลนเดียวใน Qsys แต่เมื่อการเชื่อมต่อระหว่างกันของ Qsys ถูกสร้างขึ้นเป็นเอาต์พุตระดับสูงสุดของ HDL จะสะท้อนให้เห็นถึงความกว้างของหลายเลน
I/O ตัวรับส่งสัญญาณอื่นๆ เช่น tx_clkout Relfect multi-lane / bonded Assignments และเปลี่ยนภายใน Qsys เพื่อแสดงเลนเพิ่มเติม เช่น tx_clkout0tx_clkout1และอื่นๆ I/O เหล่านี้จะปรากฏให้เห็นภายใน Qsys เพื่อให้สามารถเชื่อมต่อระหว่าง Qsys ได้ อย่างไรก็ตาม โดยปกติแล้ว สายซีเรียลระดับบนสุดจะถูกส่งออกจาก Qsys เป็นท่อร้อยสาย ดังนั้นอาจเป็นเลนเดียวแทนที่จะเป็นเลนเพิ่มเติม เช่น rx_serial_data_0rx_serial_data_1เป็นต้น