ID บทความ: 000076880 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/10/2017

ทําไมฉันถึงเห็นข้อผิดพลาดด้านเวลาอย่างละเอียดเมื่อทําการจําลองการออกแบบIntel Stratix 10 แบบใน Aldec Riviera-PRO 2017.02

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • การจำลอง, ดีบักและการตรวจสอบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากข้อบกพร่องใน Aldec Riviera-PRO* 2017.02 คุณอาจเห็นข้อผิดพลาดด้านเวลาอย่างละเอียดซึ่งคล้ายกับบรรทัดด้านล่างเมื่อทําการจําลองการออกแบบIntel® Stratix® 10 แบบ

    # KERNEL: ข้อผิดพลาด: คุณลักษณะของบิต 'cr_rlpbk_en' มีค่าที่ขัดแย้งกันผิดกฎหมาย

    ความละเอียด

    ติดต่อ Aldec สําหรับ Riviera-PRO เวอร์ชันที่ใหม่กว่าพร้อมการแก้ไขปัญหานี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้