ปัญหา367361 ฉบับที่ 2, บทที่ 2 "TriMatrix Embedded Memory Blocks in Stratix II และอุปกรณ์ Stratix II GX" เวอร์ชั่น 4.5
ตาราง 2-1 ใน Stratix II Device Handbook และตาราง 8-1 ใน Stratix II GX Device Handbook ควรแสดง "16K x 36" เป็นการกําหนดค่าที่มีอยู่สําหรับบล็อก M-RAM
132933ปัญหา: ฉบับที่ 2 บทที่ 7 การกําหนดค่าStratix II และอุปกรณ์ Stratix II GX, เวอร์ชัน 4.5
ตารางที่ 7-22 พินการกําหนดค่าเฉพาะบนอุปกรณ์ Stratix II และอุปกรณ์ Stratix II GX ตารางระบุว่า "เมื่อใช้อุปกรณ์ EPC2 ควรใช้ตัวต้านทานการดึงขึ้นภายนอกเพียง 10-kΩ เท่านั้น" ในคําอธิบายสําหรับ nSTATUS และ CONF_DONE สําหรับ EPC1 ไม่ใช่สําหรับ EPC2 ตารางควรพูดว่า "เมื่อใช้อุปกรณ์ EPC1 ควรใช้ตัวต้านทานการดึงขึ้นภายนอกเพียง 10-kΩ เท่านั้น" ในคําอธิบายสําหรับ nSTATUS และ CONF_DONE
ปัญหา1001910 ฉบับที่ 2, บทที่ 5, "อินเทอร์เฟซ I/O ความแตกต่างความเร็วสูงกับ DPA ใน Stratix II และอุปกรณ์ Stratix II GX" เวอร์ชั่น 2.2
แนวทาง DPAUasge แสดง PLL ที่รวดเร็วแต่ละตัวสามารถขับเคลื่อนแถวต่อเนื่องได้สูงสุด 25 แถวในโหมด DPA ในธนาคารเดียว (ไม่รวมถึงแถวนาฬิกาอ้างอิง) ข้อจํากัดนี้มีขึ้นเพื่อให้มั่นใจว่าจะเกิดการเบี่ยงเบนขั้นต่ําระหว่างสองช่องทาง ตั้งแต่ซอฟต์แวร์ Quartus® II เวอร์ชั่น 8.0 ข้อจํากัดนี้ถูกลบออกแล้ว ในการพิจารณาการบิดเบี้ยวระหว่างสองช่องสัญญาณ (ซึ่งอาจเป็นผลมาจากการบิดเบี้ยวของระดับบอร์ด) ให้ใช้การจัดแนวข้อมูลตัวรับสัญญาณใหม่เพื่อให้มั่นใจว่าสามารถจัดวางแนวบนหลายช่องสัญญาณได้
ฉบับที่ 10003860 ฉบับที่ 2, บทที่ 5 "คุณลักษณะ DC & Switching", เวอร์ชั่น 4.5
ตาราง 5-1 แสดงแรงดันไฟฟ้า DC สูงสุด (Vi) สัมบูรณ์คือ 4.6V ซึ่งควรเป็น 4.0V ในระหว่างการเปลี่ยนผ่าน AC แรงดันไฟฟ้าอาจเกิน 4.0V สําหรับรอบการทํางานตามที่แสดงในตารางที่ 5-2
ปัญหา10003254 ฉบับที่ 2, บทที่ 7 "การกําหนดค่าStratix II & Stratixอุปกรณ์ II GX" เวอร์ชัน 4.5
ค่าตัวต้านทานการดึงลง JTAG TCK ถูกระบุอย่างไม่ถูกต้องเป็น 10k-ohms ในรูปภาพ 7-35 ค่าตัวต้านทานการดึงลงภายนอกที่ถูกต้องคือ 1k-ohm ตัวต้านทานที่แข็งแกร่งกว่านี้ช่วยให้มั่นใจได้ว่าสัญญาณ TCK จะถูกอคติในระดับต่ําตรรกะ
ออก10003059 ฉบับที่ 2 บทที่ 4 "มาตรฐาน I/O ที่เลือกได้ในอุปกรณ์ Stratix II และ Stratix II GX" เวอร์ชั่น 4.6
ตาราง 4-2 ควรแสดง HSTL ขนาด 1.2V รองรับในธนาคาร I/O 9-12 ธนาคาร I/O เดียวที่ไม่รองรับ 1.2V HSTL คือธนาคาร I/O 1, 2, 3, 5 และ 6
ปัญหา10001024 ฉบับที่ 2, บทที่ 3 "อินเทอร์เฟซหน่วยความจําภายนอกใน Stratix II และอุปกรณ์ Stratix II GX" เวอร์ชั่น 4.4
ข้อมูลจําเพาะช่วงความถี่ Stratix® II & Stratix II GX DLL สําหรับโหมดความถี่ 2 ได้รับการปรับปรุง ข้อมูลจําเพาะใหม่มีการระบุไว้ด้านล่าง:
| ข้อมูลจําเพาะช่วงความถี่ Stratix II & Stratix II GX DLL | |
โหมดความถี่ | ช่วงความถี่ (MHz) |
0 | 100 – 175 |
1 | 150 – 230 |
2 | 200 – 350 (-3 Speed Grade) |
200 – 310 (เกรดความเร็ว -4 & -5) | |
3 | 240 – 400 (-3 speed grade) |
240 – 350 (-4 & -5 เกรดความเร็ว) | |
ปัญหา10005939 ฉบับที่ 2, บทที่ 13 "การกําหนดค่าStratix II&Stratixอุปกรณ์ II GX" เวอร์ชัน 4.4
หน้า 13-103incorrectly ระบุไว้ในคําอธิบายพิน "เมื่อใช้การอัปเกรดระบบระยะไกลในโหมด AS พิน RUnLU จะพร้อมใช้งานเป็นพิน I/O อเนกประสงค์" เมื่อไม่ได้ใช้โหมดการกําหนดค่าการอัปเดตระยะไกลหรือภายใน พินนี้จะมีเป็นพิน I/O ที่ใช้อเนกประสงค์