ID บทความ: 000076807 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/05/2013

ไม่ได้ซิงโครไนซ์สัญญาณoffset_cancellation_resetเพื่อreconfig_clkใน IP Compiler สําหรับการออกแบบตัวอย่าง PCI Express Stratix IV Chaining DMA

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    สัญญาณ offset_cancellation_reset ในStratix การออกแบบตัวอย่าง IV Chaining DMA สําหรับ IP Compiler สําหรับ PCI Express จะถูกซิงโครไนซ์เพื่อเปลี่ยนแปลงสัญญาณ reconfig_clk_locked และไม่ไปยัง reconfig_clk นาฬิกา ส่งผลให้ SERDES ในบางครั้งอาจทํางานไม่ถูกต้อง

    ความละเอียด

    ปัญหานี้ไม่มีวิธีแก้ไขปัญหา

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ IP Compiler สําหรับตัวอย่าง PCI Express Chaining DMA

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® IV FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้