ID บทความ: 000076748 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 28/09/2018

คําเตือน (15064): พอร์ตเอาต์พุต PLL clk[0] ฟีดพินเอาต์พุต "c0~output" ผ่านการกําหนดเส้นทางที่ไม่ได้กําหนดเส้นทางเฉพาะ

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นคําเตือนนี้ในซอฟต์แวร์ Intel® Quartus® Prime เมื่อคุณได้กําหนดเอาต์พุตสัญญาณนาฬิกาเฉพาะด้านให้กับพินที่ n พินที่แตกต่างในอุปกรณ์ Intel MAX® 10 ตัว

 

 

ความละเอียด

สําหรับเอาต์พุตสัญญาณนาฬิกาเฉพาะแบบปลายเดียว ให้กําหนดพินไปยัง PLL#_CLKOUTp

หากต้องการเอาต์พุตสัญญาณนาฬิกาเฉพาะที่แตกต่างกัน ให้ กําหนด พิ คู่กับ PLL#_CLKOUTp และ PLL#_CLKOUTn

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® MAX® 10 FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้