ไม่ สัญญาณ CONF_DONE และ INIT_DONE ไม่ควรละเลยสัญญาณที่สูงระหว่างการ Stratix® 10 FPGA การเขียนโปรแกรมไฟล์ JIC
เมื่อใช้ซอฟต์แวร์ Quartus® Prime Pro Edition v18.0 เพื่อกําหนดค่าอุปกรณ์ Stratix® 10 FPGA ที่มีภาพผู้ช่วยเหลือ (ภาพ SFL เริ่มต้นจากโรงงาน) ระหว่างกระบวนการเขียนโปรแกรมไฟล์ JIC คุณอาจสังเกตเห็น การยืนยันสัญญาณแบบ CONF_DONE และ INIT_DONE ที่ไม่คาดคิด รูปภาพผู้ช่วยเหลือ (ภาพ SFL เริ่มต้นจากโรงงาน) มีข้อมูลเฟิร์มแวร์เท่านั้น และไม่ใช่ข้อมูลการกําหนดค่าทั้งหมด ดังนั้นอุปกรณ์ Stratix® 10 FPGA จึงได้รับการกําหนดค่าด้วยข้อมูลเฟิร์มแวร์เท่านั้นและแม้ว่าสัญญาณ CONF_DONE และ INIT_DONE จะสูงตามจํานวน Stratix® 10 อุปกรณ์ FPGA ยังไม่ได้เข้าสู่โหมดผู้ใช้
ในซอฟต์แวร์ Quartus® Prime Pro Edition v17.1 และรุ่นก่อนหน้า คาดว่าสัญญาณ CONF_DONE และ INIT_DONE จะมีข้อมูลการกําหนดค่าทั้งหมดเนื่องจากภาพผู้ช่วยเหลือ (ภาพ SFL เริ่มต้นจากโรงงาน) มีข้อมูลการกําหนดค่าทั้งหมด
สถานะ CONF_DONE และ INIT_DONE ที่ไม่ถูกต้องนี้จะไม่ทําให้การเขียนโปรแกรม JIC ล้มเหลว
ตัวเลือกนี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition v21.4 ขึ้นไป