คุณอาจเห็นข้อความเตือนบางส่วนหรือทั้งหมดด้านล่างเมื่อรวบรวมการออกแบบด้วย JESD204C Intel® FPGA IPในโหมดพื้นฐานเท่านั้นในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 หรือ 20.2
ID ข้อความ | ข้อความข่าวสาร |
17897 | ไม่พบระยะเวลานาฬิกาปลายทางที่พึงพอใจกับการมอบหมายset_net_delayจาก "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|delayed_wrptr_g*}]" เป็น "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_ dcfifo132b_m20k|dcfifo_component|auto_generated|rs_dgwp|dffpipe*|dffe*}]" การมอบหมายนี้จะถูกละเลย |
332182 | ไม่พบพาธที่พึงพอใจกับการบ้าน "set_max_skew -from [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|*rdptr_g*}] -ไปยัง [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component| auto_generated|ws_dgrp|dffpipe*|dffe*}] -get_skew_value_from_clock_period src_clock_period -skew_value_multiplier 0.800 " การมอบหมายนี้จะถูกละเลย |
332174 | ละเว้นตัวกรองที่ intel_jesd204c.sdc(81): -ไม่สามารถจับคู่กลุ่มกับนาฬิกาได้ |
332049 | ละเว้นcreate_clockที่ intel_jesd204c.sdc(64): การอธิบายคือคอลเลกชันที่ว่างเปล่า |
332054 | ยอมรับset_clock_groupsการมอบหมายแล้ว แต่มีปัญหาบางอย่างที่ intel_jesd204c.sdc(81): แสดงขึ้น -group with value -group {j204c_txphy_clk[0]} -group {j204c_txphy_clk[1]} -group {j204c_txphy_clk[2]} -กลุ่ม {j204c_txphy_clk[3]} -group {j204c_txphy_clk[4]} -group {j204c_txphy_clk[5]} -group {j204c_txphy_clk[6]} -group {j204c_txphy_clk[7]} ไม่สามารถจับคู่องค์ประกอบใดๆ ของประเภทต่อไปนี้: ( clk ) |
332060 | โหนด: j204c_txphy_clkถูกระบุว่าเป็นนาฬิกา แต่พบว่าไม่มีการบ้านนาฬิกาที่เกี่ยวข้อง |
การแก้ไขปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 หรือ 20.2 จะเปลี่ยนบางบรรทัดในไฟล์ intel_jesd204c.sdc ตามที่แสดงไว้ด้านล่าง
simplex rx base เท่านั้น (... /intel_jesd204c_rx_191/synth/intel_jesd204c.sdc):
เปลี่ยนจาก:
overall_clock 77 ชุด ""
78 สําหรับ { set j 0} { $j < 4} { incr j} {
79 ภาคผนวกoverall_clock "-group {j204c_rxphy_clk[$j]} "
80 }
81 set_clock_groups -asynchronous -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} $overall_clock
ถึง
overall_clock 77 ชุด ""
clock_grp 78 ชุด ""
79 สําหรับ { set j 0} { $j < 4} { incr j} {
80 ผนวกoverall_clock "-group {j204c_rxphy_clk[$j]} "
81 }
clock_grp_tmp {set_clock_groups -asynchronous -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} 82 ชุด
83 ผนวก clock_grp $clock_grp_tmp $overall_clock
$clock_grp 84 eval
simplex tx base เท่านั้น (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
เปลี่ยนจาก:
63 สําหรับ {set i 0} { $i < 4} {incr i} {
64 อีเวล {create_clock -name "j204c_txphy_clk[$i]" -period 3.945ns [get_ports j204c_txphy_clk[$i]}
65 }
.
.
.
78 สําหรับ { set j 0 } { $j < 4} { incr j} {
79 ภาคผนวกoverall_clock "-group {j204c_txphy_clk[$j]} "
80 }
81 อีเวล {set_clock_groups -asynchronous -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} $overall_clock}
ถึง
64 อีเวล {create_clock -name "j204c_txphy_clk" -period 3.945ns [get_ports j204c_txphy_clk]}
.
.
.
clock_grp 79 ชุด ""
80 ผนวกoverall_clock {-group {j204c_txphy_clk} }
clock_grp_tmp {set_clock_groups -asynchronous -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} 81 ชุด
82 ผนวก clock_grp $clock_grp_tmp $overall_clock
83 $clock_grp
ฐานดูเพล็กซ์เท่านั้น (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
เปลี่ยนจาก:
64 create_clock -ชื่อ "j204c_rxphy_clk[$i]" -ช่วงเวลา 3.945ns [get_ports j204c_rxphy_clk[$i]]
65 create_clock -ชื่อ "j204c_txphy_clk[$i]" -ระยะเวลา 3.945ns [get_ports j204c_txphy_clk[$i]]
66 }
.
.
.
overall_clock 86 ชุด ""
87 สําหรับ { set j 0 } { $j < 4} { incr j} {
88 ภาคผนวกoverall_clock "-group {j204c_rxphy_clk[$j]} -group {j204c_txphy_clk[$j]} "
89 }
90 set_clock_groups -asynchronous -group {j204c_tx_avs_clk j204c_rx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk j204c_rxlink_clk j204c_rxframe_clk } $overall_clock
ถึง
64 create_clock -ชื่อ "j204c_rxphy_clk[$i]" -ความยาว 3.945ns [get_ports j204c_rxphy_clk[$i]]
65 }
create_clockชั่วร้าย 66 ตัว -ชื่อ "j204c_txphy_clk" -ช่วงเวลา 3.945ns [get_ports j204c_txphy_clk]
.
.
.
ชุดoverall_clock "" 87 ชุด
ชุดclock_grp "" 88 ชุด
89 ภาคผนวกoverall_clock {-group {j204c_txphy_clk} }
clock_grp_tmp {set_clock_groups -asynchronous -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} 90 ชุด
91 สําหรับ { set j 0} { $j < 4} { incr j} {
92 ภาคผนวกoverall_clock "-group {j204c_rxphy_clk[$j]} "
93 }
clock_grp_tmp {set_clock_groups -asynchronous -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} 94 ชุด
95 ภาคผนวก clock_grp $clock_grp_tmp $overall_clock
96 eval $clock_grp
หมายเหตุ: ค่าระยะเวลานาฬิกาทั้งหมดจะขึ้นอยู่กับค่าที่เลือกโดยผู้ใช้
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 20.3
