คำอธิบาย
เนื่องจากคุณสมบัติการรีเซ็ตของตัวรับส่งสัญญาณ L-Tile Intel® Stratix® 10 ตัวและตัวรับส่งสัญญาณ H-Tile คุณอาจพบความแตกต่างของการเชื่อมต่อที่สําคัญระหว่างการสตรีมแบบ Serial Lite III Intel® FPGA IPอินสแตนซ์ในการจําลอง
ความละเอียด
หากต้องการแก้ไขปัญหานี้ในการจําลอง ให้เปลี่ยนสิ่งต่อไปนี้ใน .v ใต้โฟลเดอร์ sim:
จาก
.reduced_reset_sim_time (0),
ถึง
.reduced_reset_sim_time (1),
ตัวอย่างของไฟล์ .v แสดงอยู่ด้านล่าง:
altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v
#Note ว่าการปรับเปลี่ยนนี้จะช่วยลดเวลาในการเชื่อมต่อในการจําลองเท่านั้น
นี่เป็นพฤติกรรมที่คาดหวังและจะไม่ถูกเปลี่ยนแปลงในการเปิดตัวซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต