เมื่อระบุเป้าหมายIntel® Arria® 10, Intel® Cyclone® 10 GX หรือ Intel® Stratix® 10 อุปกรณ์ ส่วนประกอบตัวอย่างการออกแบบ IP JESD204B (IOPLL/Core PLL และ ATX PLL) จะใช้ความถี่สัญญาณนาฬิกาอ้างอิงเดียวกันกับสัญญาณนาฬิกาอ้างอิง CDR
คุณอาจเห็นข้อผิดพลาดในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v17.0 หรือใหม่กว่าระหว่างเจนเนอเรชั่นหรือการคอมไพล์ตัวอย่างการออกแบบ IP JESD204B นี่เป็นเพราะความถี่นาฬิกาอ้างอิงที่เลือกไม่ถูกต้องสําหรับส่วนประกอบตัวอย่างการออกแบบอื่นๆ
ต่อไปนี้เป็นตัวอย่างข้อความแสดงข้อผิดพลาดที่อาจพบเห็น:
ข้อผิดพลาด: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "N counter" (atx_pll_ref_clk_div) 0 อยู่นอกช่วง: 1-2, 4, 8
ข้อผิดพลาด: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "ความถี่สัญญาณนาฬิกาอ้างอิงโหมดอัตโนมัติ PLL (Integer)" (set_auto_reference_clock_frequency) 34.5 อยู่นอกช่วง
ข้อผิดพลาด: qsys-generate ล้มเหลวด้วยรหัสออก 3
ข้อผิดพลาด: altjesd_ed_qsys_RX_TX_core_pll.core_pll: ไม่สามารถประมวลผลค่าดรอปดาวน์ความถี่ของตัวนับ 0 ของเอาต์พุต: ล้มเหลวในการดึงรายการความถี่
ข้อผิดพลาด: altjesd_ed_qsys_RX_TX_core_pll.core_pll: ความถี่นาฬิกาอ้างอิง 780.878049 อยู่นอกช่วงตามกฎหมาย (10.0:750.0)
ข้อผิดพลาด: altjesd_ed_qsys_RX_TX_core_pll.core_pll: "ความถี่นาฬิกาอ้างอิง" (gui_reference_clock_frequency) 780.878049 อยู่นอกช่วง: 10.0-750.0
ในการแก้ไขปัญหานี้ ให้เลือกความถี่สัญญาณนาฬิกาอ้างอิงอื่นจากรายการดรอปดาวน์ความถี่สัญญาณนาฬิกาอ้างอิง PLL/CDR ใน JESD204B IP Parameter Editor และสร้างตัวอย่างการออกแบบใหม่