ID บทความ: 000076728 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 05/05/2021

ฉันจะกําหนดค่า Intel® Arria® 10 และ Intel® Cyclone® 10 I/O PLL ด้วย IP การกําหนดค่า PLL ใหม่เมื่อไม่สามารถล็อก I/O PLL ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® IOPLL
  • IP เอฟพีจีเอ Intel® กำหนดค่า PLL ใหม่
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    IP การกําหนดค่า PLL ใหม่จะตรวจสอบสถานะการล็อก IO PLL ก่อนที่จะอนุญาตให้เริ่มการกําหนดค่าใหม่ได้ ซึ่งจะทําให้ mgmt_wait_request ได้รับการยอมรับจนกว่า IO PLL จะล็อกได้

    ความละเอียด

    ในการแก้ไขปัญหานี้ แก้ไขไฟล์ .v ที่แสดงด้านล่างในโฟลเดอร์ IP ของโครงการและเปลี่ยนค่า WAIT_FOR_LOCK พารามิเตอร์จาก 1 เป็น 0 การดําเนินการนี้จะบังคับให้ IP กําหนดค่า PLL ใหม่ ไม่ตรวจสอบสถานะการล็อก IOPLL และขจัดสัญญาณ mgmt_waitrequest เมื่อคอร์พร้อม

    synth/altera_pll_reconfig_top.v

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้