ID บทความ: 000076728 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 05/05/2021

ฉันจะกําหนดค่า FPGA Arria® 10 และ Cyclone® 10 FPGA I/O PLL ใหม่ด้วย IP การกําหนดค่า PLL เมื่อไม่สามารถล็อค I/O PLL ได้อย่างไร

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    IP เอฟพีจีเอ Intel® กำหนดค่า PLL ใหม่
    IP เอฟพีจีเอ Intel® IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ขณะนี้ IP การกําหนดค่า PLL ใหม่จะตรวจสอบสถานะการล็อก IO PLL ก่อนที่จะอนุญาตให้การกําหนดค่าใหม่เริ่มขึ้น ซึ่งทําให้ mgmt_wait_requesไม่ควร ถูกส่งจนกว่า IO PLL จะล็อคได้

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ แก้ไขไฟล์ .v ที่แสดงด้านล่างในโฟลเดอร์ที่สร้าง IP โครงการและเปลี่ยนพารามิเตอร์ WAIT_FOR_LOCK ค่าจาก 1 เป็น 0 การดําเนินการนี้จะบังคับให้ IP การกําหนดค่า PLL ใหม่ไม่ตรวจสอบสถานะการล็อก IOPLL และยกเลิกการเป็นตัวแทน ของสัญญาณ mgmt_waitrequest เมื่อคอร์พร้อม

synth/altera_pll_reconfig_top.v

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Cyclone® 10 FPGA
Intel® Arria® 10 FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้