ในตัวอย่างการออกแบบ JESD204B ที่มุ่งเป้าไปที่อุปกรณ์ Intel® Arria® 10 หรือ Intel® Stratix® 10 ส่วนประกอบ ATX PLL จะแชร์ความถี่สัญญาณนาฬิกาอ้างอิงเดียวกันกับความถี่สัญญาณนาฬิกา CDR
สําหรับโหมดดูเพล็กซ์ (พาธข้อมูล: Duplex) คุณสามารถเลือกนาฬิกาอ้างอิงที่ถูกต้องจากเมนูดรอปดาวน์ความถี่สัญญาณนาฬิกาอ้างอิง PLL/CDR ในเครื่องมือแก้ไขพารามิเตอร์ IP
สําหรับโหมด Simplex TX (พาธข้อมูล: ตัวส่งสัญญาณ) เมนูแบบเลื่อนลงจะไม่พร้อมใช้งานสําหรับการเลือก เจนเนอเรชั่นการออกแบบตัวอย่างจะใช้ความถี่สัญญาณนาฬิกาอ้างอิงที่ถูกต้องก่อนหน้านี้จากเมนูแบบเลื่อนลง ซึ่งอาจทําให้เกิดข้อผิดพลาดระหว่างตัวอย่าง รุ่นของการออกแบบ
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้สําหรับเจนเนอเรชั่นการออกแบบตัวอย่าง TX ที่เรียบง่าย ให้ทําตามลําดับด้านล่างเมื่อกําหนดค่าพารามิเตอร์ IP JESD204B:
ใส่อัตราข้อมูลที่ต้องการ
เลือกสัญญาณนาฬิกาอ้างอิงที่ถูกต้องจากดรอปดาวน์ความถี่สัญญาณนาฬิกาอ้างอิง PLL/CDR*
เลือก พาธข้อมูล: ตัวส่งสัญญาณ
ปรับตั้งค่าพารามิเตอร์ที่เหลือ
** โปรดดูตารางข้อมูลอุปกรณ์ Intel Arria® 10/Intel® Stratix® 10 สําหรับช่วงความถี่สัญญาณนาฬิกาอ้างอิงที่ถูกต้องสําหรับ ATX PLL
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 17.1