ID บทความ: 000076675 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/05/2021

ทําไมการจําลอง eSRAM Intel® FPGA IPการกําหนดเป้าหมายIntel® Stratix® 10 ที่ใช้ Mentor* ModelSim* แสดงข้อมูลการอ่านที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อจําลอง eSRAM Intel® FPGA IPกําหนดเป้าหมายอุปกรณ์ Intel® Stratix® 10 เครื่องที่มี Mentor* ModelSim* คุณอาจสังเกตเห็นข้อมูลการอ่านที่ไม่ถูกต้องเนื่องจากตัวเลือกการจําลองที่ไม่ถูกต้อง

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เพิ่มตัวเลือกด้านล่างในไฟล์ msim_setup.tcl:

    ตั้งค่า USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้