ID บทความ: 000076646 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 30/05/2017

ฉันจะแก้ไขการละเมิดเวลาระหว่างc2p_write_clkและpll_write_clkสําหรับการออกแบบ Stratix V DDR3 ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    สําหรับการออกแบบที่ใช้ V DDR3 UniPHY Stratix® คุณอาจพบการละเมิดเวลาบนพาธข้อมูลระหว่างc2p_write_clkและโดเมนนาฬิกาpll_write_clk

    ความละเอียด

    หากต้องการแก้ไขปัญหาการละเมิดเวลาการระงับเหล่านี้ ให้ทําตามขั้นตอนด้านล่าง:

    1) ในไฟล์ <IP_variation_name>if0_pll0.sv ที่สร้างขึ้นโดย IP ให้ตั้งค่า

    parameter WRITE_CLK_PHASE = "938 ps"

    2) ในไฟล์ <IP_variation_name>if0_p0_parameters.tcl ที่สร้างขึ้นโดย IP ให้ตั้งค่า

    ชุด ::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase (PLL_WRITE_CLK) 270.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้