ปัญหาสำคัญ
คำอธิบาย
เมื่อใช้ตัวอย่างการออกแบบสตรีมมิ่งคอร์ IP Intel® Stratix® 10 SerialLite III ข้อผิดพลาด fPLL ต่อไปนี้อาจพบได้ขึ้นอยู่กับความถี่สัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณที่ใช้
ข้อผิดพลาด: altera_sl3_fpll.altera_sl3_fpll: ละเมิดขีดจํากัด K สําหรับโหมดอัตโนมัติ การเกิดขึ้นบ่อยที่สุดของข้อผิดพลาดนี้คือเมื่อสามารถสังเคราะห์ความถี่ refclk และเอาต์พุตในโหมด integer และผู้ใช้ได้เลือกโหมดเศษส่วน
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้แก้ไขและสร้างไฟล์ altera_sl3_fpll.ip ด้วยตนเอง
ใช้ Qsys เปิดและแก้ไขไฟล์ FPLL การออกแบบตัวอย่างที่อยู่ใน:
\ed_synth\altera_sl3_fpll.ip
ยกเลิกการเลือก ตัวเลือก "เปิดใช้งานโหมดเศษส่วน" สร้าง IP อีกครั้งและ คอมไพล์ใหม่
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 17.1 ของซอฟต์แวร์ Intel® Quartus® Prime