ID บทความ: 000076634 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/07/2017

ทําไมการออกแบบตัวอย่างอีเธอร์เน็ต 10G MAC 10M/100M/1G/10G ความหน่วงแฝงต่ําอาจล้มเหลวในการกําหนดเวลาในหลายช่องทาง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    การออกแบบตัวอย่าง Intel® Low Latency Ethernet 10G MAC อาจล้มเหลวในการกําหนดเวลาเมื่อจํานวนช่องสัญญาณมากกว่าหรือเท่ากับ 7
    1. อีเธอร์เน็ต 10M/100M/1G/10G
    2. อีเธอร์เน็ต 10M/100M/1G/10G ที่มี 1588
    3. 1G/10G Ethernet
    4. 1G/10G Ethernet กับ 1588

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime เวอร์ชั่น 17.0 และเป็นต้นไป

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Arria® 10 GX FPGA
    Arria® V FPGA และ SoC FPGA
    Stratix® V FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้