ทําไมการจําลอง Mentor* ModelSim ของIntel® FPGAการออกแบบคอร์ IP อีเธอร์เน็ตความเร็วสามเท่าทํางานตลอดไป

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition 19.2 Intel® FPGAมีการเลือกใช้ตัวเลือก "การกําหนดค่าใหม่แบบไดนามิกของตัวรับส่งสัญญาณ Ethernet IP สามเท่า" การจําลอง Mentor* Modelsim จะทํางานตลอดไป

นี่เป็นเพราะreconfig_clkแผนที่หน่วยความจํา Avalon Intel® Stratix® 10 E-tile และพอร์ตreconfig_resetไม่ได้เชื่อมต่ออย่างถูกต้องในตัวอย่างการออกแบบ ไฟล์ทดสอบการจําลอง Mentor* Modelsim

หากต้องการแก้ไขปัญหานี้ในการรีลีสซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ที่มีอยู่ ให้แก้ไขไฟล์โต๊ะทดสอบ Mentor* Modelsim ต่อไปนี้

• \testbench_verilog\\eth_tse_0_testbench_tb.v
• \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
  

1. ประกาศพอร์ตกําหนดค่าใหม่ Avalon-MM ต่อไปนี้เป็นสาย (reconfig_clk_0สาย, reconfig_reset_0สาย, สาย [18:0] reconfig_address_0, reconfig_write_0สาย, reconfig_writedata_0สาย [7:0] reconfig_writedata_0, reconfig_read_0สาย, สาย [7:0] reconfig_readdata_0และreconfig_waitrequest_0สาย)
2. กําหนดreg_clkในแท่นทดสอบเพื่อreconfig_clk_0และรีเซ็ตในเทสเบนช์เพื่อreconfig_reset_0
3. ผูกสัญญาณต่อไปนี้เข้ากับ 0: reconfig_address_0 reconfig_write_0 reconfig_writedata_0 และreconfig_read_0

ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v20.3