ID บทความ: 000076626 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/09/2020

ทําไม CDR ไม่สามารถล็อกในโหมด 25G เมื่อใช้ E-Tile Hard IP สําหรับอีเธอร์เน็ตเมื่อตั้งค่าความถี่อ้างอิง PHY เป็น 312.5MHz บน Intel® Stratix® 10 และอุปกรณ์ Intel Agilex® 7

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อีเธอร์เน็ต
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 และก่อนหน้า CDR ไม่สามารถล็อกในโหมด 25G เมื่อใช้ E-Tile Hard IP สําหรับอีเธอร์เน็ตเมื่อตั้งค่าความถี่อ้างอิง PHY เป็น 312.5MHz

     

     

     

     

    ความละเอียด

    ปัญหานี้ไม่มีการแก้ไขปัญหาเนื่องจาก 312.5MHz ไม่ได้อยู่ในช่วงที่รองรับสําหรับ IP E-Tile PHY ดังนั้น ให้ใช้ความถี่นาฬิกาอ้างอิงที่ 156.25MHz หรือ 322.265625MHz แทน

     

    ตัวเลือกความถี่นาฬิกาอ้างอิง 312.5MHz นี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 21.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้