ID บทความ: 000076623 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/07/2020

ทําไมทั้งrx_clkและtx_clkผลลัพธ์ของคอร์ IP อีเธอร์เน็ตความเร็วสามเท่าIntel® FPGAหยุดหลังจากการจําลองใช้เวลาประมาณ 1.7 วินาที

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับโมเดลการจําลองของคอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel® FPGA ทั้งrx_clk และ tx_clk ที่ออกของแกน IP อีเธอร์เน็ตความเร็วสามเท่าIntel® FPGAหลังจากการจําลองใช้เวลาประมาณ 1.7 วินาที
    นี่เป็นเพราะ MSB ของตัวนับนาฬิกา 32 บิตภายในไม่ถูกสลับ
    ปัญหานี้สามารถเห็นได้ในการจําลองเท่านั้น

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 21.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA
    Arria® V FPGA และ SoC FPGA
    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้