ID บทความ: 000076621 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/03/2020

ทําไมตัวอย่างการออกแบบของ Intel® Stratix® 10 E-Tile Hard IP สําหรับอีเธอร์เน็ต - ตัวแปร 10Gbps และ 25Gbps มีการบ้านพินนาฬิกาอ้างอิงที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อีเธอร์เน็ต
  • IP เอฟพีจีเอ Intel® 25G Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 หรือก่อนหน้า เมื่อสร้างตัวอย่างการออกแบบด้วย Intel® Stratix® 10 E-Tile Hard IP สําหรับอีเธอร์เน็ต - ตัวแปรพื้นฐาน 10Gbps และ 25Gbps ความถี่นาฬิกาอ้างอิงเริ่มต้นจะเกิดขึ้นที่ 322 MHz ใน GUI ทรัพย์สินทางปัญญา อย่างไรก็ตาม เมื่อมีการสร้างตัวอย่างการออกแบบ ความถี่สัญญาณนาฬิกาอ้างอิง (i_clk_ref) จะถูกแมปกับPIN_AN13ของชุด Devkit Signal Integrity Intel® Stratix® 10 TX ที่มีความถี่ 156 MHz ดังนั้นตัวอย่างการออกแบบจึงทํางานไม่ถูกต้อง

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 19.2 หรือก่อนหน้า ให้เปลี่ยนการกําหนด QSF ของนาฬิกาอ้างอิง (i_clk_ref) เพื่อPIN_AN15บนชุด Devkit TX Signal Integrity Intel® Stratix® 10 TX ซึ่งมีความถี่เริ่มต้น 322 MHz หรือเปลี่ยนความถี่สัญญาณนาฬิกาอ้างอิงเป็น 156 MHz ใน IP GUI

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้