ID บทความ: 000076616 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 17/10/2019

ขั้นตอนการหน่วง mem_clk ของคอนโทรลเลอร์ Intel® UniPHY IP จะถูกเปลี่ยนโดยโฟลว์ ECO ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • อินเทอร์เฟซหน่วยความจำพร้อม UniPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เพื่อวัตถุประสงค์ในการดีบักการตรวจสอบข้อบกพร่อง บางครั้งการเปลี่ยนขั้นตอนการหน่วงเวลา I/O ของสัญญาณหน่วยความจําภายนอก (เช่น mem_clk ขั้นตอนหน่วงเวลา) ของคอนโทรลเลอร์ IP Intel® UniPHY โดยใช้โฟลว์ Engineering Change Order (ECO)

    ความละเอียด

    ตัวอย่างเช่นด้านล่างเป็นขั้นตอนในการเปลี่ยนความล่าช้า D5


    1. Open Pin Planner เลือกพิน mem_clk ที่คุณต้องการหน่วงเวลา แล้วคลิกขวาแล้วเลือก ค้นหาโหนด > ค้นหาใน ตัวแสดงคุณสมบัติแหล่งข้อมูล

    2. ใน ตัวแสดงคุณสมบัติแหล่งข้อมูล ให้เลือกพิน mem_clk ทั้งหมด

    3. เลือกแผ่นบนหน้าต่างคุณสมบัติ ค้นหาห่วงโซ่การหน่วงเวลา D5 และเลือกค่าใหม่

    4. เมื่อคุณเลือกค่า D5 แล้ว ให้ไปที่ ตัวแสดงคุณสมบัติแหล่งข้อมูล แล้วเลือก เลือกและบันทึกการเปลี่ยนแปลง Netlist ทั้งหมด

    5. เรียกใช้งาน Assembler เพื่อสร้างไฟล์ .sof การเขียนโปรแกรมใหม่

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Arria® II FPGA
    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA
    Stratix® III FPGA
    Stratix® IV FPGA
    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้