คำอธิบาย
IP LPDDR2 มีคุณสมบัติที่เรียกว่า การติดตาม DQS ซึ่งมีผลต่อแบนด์วิดท์ที่มีอยู่สําหรับแอปพลิเคชันผู้ใช้ ต้องติดตาม DQS เพื่อรักษาการกําหนดเวลาสัญญาณที่ถูกต้องเพื่อให้แน่ใจว่าข้อมูลจากการเข้าถึงการอ่าน LPDDR2 เป็นตัวอย่างอย่างถูกต้องในFPGAที่ความถี่สัญญาณนาฬิกาหน่วยความจําทั้งหมด
การติดตาม DQS ประกอบด้วยสองส่วน :
- ตัวอย่าง : มีการใช้ตัวอย่าง DQS หลังจากทุกรอบการรีเฟรชหน่วยความจํา
- อัปเดต : เมื่อมีการใช้ตัวอย่างที่เพียงพอ รอบการอัปเดตการติดตาม DQS จะเกิดขึ้นซึ่งอาจใช้ไมโครวินาทีหลายตัว ระยะเวลาจะขึ้นอยู่กับความกว้างของอินเทอร์เฟซเนื่องจากความล่าช้า DQS I/O จะได้รับการอัปเดตตามลําดับ ระหว่างการอัปเดตการติดตาม DQS จะไม่มีการเข้าใช้งานคอนโทรลเลอร์ LPDDR2 Avalonบัส IP ไม่อนุญาตให้ผู้ใช้กําหนดเวลาการอัปเดตการติดตาม DQS
ขอแนะนําให้คุณทําการจําลอง RTL เกี่ยวกับรูปแบบการเข้าถึงของคุณเพื่อประเมินผลกระทบของการติดตาม DQS และผลกระทบต่อฟังก์ชันการทํางานหรือประสิทธิภาพของระบบของคุณ
หาก LPDDR2 ไม่เหมาะสมกับแอปพลิเคชันของคุณ ขอแนะนําให้พิจารณาโซลูชันหน่วยความจําภายนอกพลังงานต่ําสุดถัดไปซึ่งเป็น DDR3L ที่ความถี่ในการติดตาม DQS ขึ้นอยู่กับความถี่ และมีตัวเลือกในการปิดใช้งานตามที่อธิบายไว้ใน KDB นี้