ID บทความ: 000076614 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 08/01/2019

ข้อผิดพลาด(13149): ระบบ EMIF/PHYLite ที่ใช้นาฬิกาอ้างอิง PLL ร่วมกันไม่มีอินพุตการรีเซ็ตที่เหมือนกันสําหรับอะตอมio_auxต่อไปนี้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อคุณใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel® Arria® 10 และIntel Arria 10 PHYLite IP ที่แชร์สัญญาณนาฬิกาอ้างอิง PLL และรีเซ็ตในคอลัมน์ I/O เดียวกัน คุณอาจเห็นข้อผิดพลาดที่พอดีนี้

     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ผูกพอร์ต รีเซ็ต Intel® Arria® 10 PHYLite IP เป็น "1"  

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้