ปัญหาสำคัญ
เนื่องจากปัญหาเกี่ยวกับ Cyclone® 10 DDR3 IP การออกแบบตัวอย่างที่สร้างจะจําลองความถี่ emif_usr_clk ไม่ถูกต้อง
ตัวอย่างเช่น หากการออกแบบตัวอย่างได้รับการตั้งค่าที่ความถี่สัญญาณนาฬิกาหน่วยความจํา = 533.33MHz, อัตราสัญญาณนาฬิกาของลอจิกผู้ใช้ = Quarter และ PLL_refclk = 133.33MHz จากนั้น emif_usr_clk ที่คาดหวังควรจําลองที่ 133.33MHz
อย่างไรก็ตามคุณอาจสังเกตเห็น emif_usr_clk ที่ 7.52ns = 133MHz ในตัวแสดงรูปคลื่นจําลอง
การแก้ไขปัญหาคือการแก้ไขไฟล์การออกแบบการจําลองด้วยตนเอง (เช่น พาธไดเรกทอรีอาจมีลักษณะดังนี้: /emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v)
สําหรับตัวอย่างด้านล่าง ให้ค้นหาพารามิเตอร์และแก้ไขเป็นค่ารอบระยะเวลาที่ถูกต้องเพื่อให้ตรงกับความถี่ที่ต้องการ
1445: . PLL_VCO_FREQ_MHZ_INT (533),
1446: . PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1),
1447: . PLL_PHY_CLK_VCO_PHASE (2),
1448: . PLL_VCO_FREQ_PS_STR ("1876 ps")
1449: . PLL_REF_CLK_FREQ_PS_STR ("7504 ps"),
1450: . PLL_REF_CLK_FREQ_PS (7504),
1451: . PLL_SIM_VCO_FREQ_PS (1880),
1452: . PLL_SIM_PHYCLK_0_FREQ_PS (3760),
1453: . PLL_SIM_PHYCLK_1_FREQ_PS (7520), // ตัวอย่าง : เปลี่ยนค่านี้จาก 7520 เป็น 7500
1454: . PLL_SIM_PHYCLK_FB_FREQ_PS (7520), // ตัวอย่าง : เปลี่ยนค่านี้จาก 7520 เป็น 7500
1455: . PLL_SIM_PHY_CLK_VCO_PHASE_PS (470),
1456: . PLL_SIM_CAL_SLAVE_CLK_FREQ_PS (7520), // ตัวอย่าง : เปลี่ยนค่านี้จาก 7520 เป็น 7500
1457: . PLL_SIM_CAL_MASTER_CLK_FREQ_PS (7520), // ตัวอย่าง : เปลี่ยนค่านี้จาก 7520 เป็น 7500
หลังจากบันทึกพารามิเตอร์ที่แก้ไขแล้ว ให้รันการจําลองอีกครั้งเพื่อแสดงความถี่ที่ถูกต้อง