สําหรับตัวอย่างการออกแบบโหมดตัวส่งสัญญาณที่เรียบง่าย JESD204B การกําหนดเป้าหมายอุปกรณ์ Intel® Arria® 10 เครื่อง คุณอาจสังเกตเห็นการละเมิดเวลาระหว่าง mgmt_clk และ frame_clk ในเวอร์ชัน Intel® Quartus® Prime Pro Edition Sofware เวอร์ชั่น 17.0 หรือใหม่กว่า จริงๆ แล้ว โดเมนนาฬิกาทั้งสองโดเมนไม่ซิงโครนัสกันจึงปลอดภัยที่จะตัดเส้นทางระหว่างทั้งสองโดเมน
หากต้องการแก้ไขปัญหานี้ แก้ไขไฟล์ altera_jesd204_ed_.sdc และเพิ่ม frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) ลงในข้อจํากัด ของset_clock_groups ดังนี้:
set_clock_groups -อะซิงโครนัส -group {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...} \
-กลุ่ม {mgmt_clk ...} \
-กลุ่ม {altera_reserved_tck}
ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.1