คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คุณจะได้รับข้อความแสดงข้อผิดพลาดด้านบนเมื่อตั้งค่าการเปลี่ยนเฟสเชิงลบบนสัญญาณนาฬิกาเอาต์พุตใน PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® Stratix® IP FPGA 10 ตัว
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ตั้งค่าเฉพาะการเปลี่ยนเฟสเป็นบวกสําหรับนาฬิกาเอาต์พุตใดๆ ภายใน PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® Stratix® IP FPGA 10 ตัว
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต