ID บทความ: 000076566 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/02/2013

ข้อผิดพลาดภายใน: ระบบย่อย: HSSI, ไฟล์: /quartus/periph/hssi/hssi_logical_physical_mapping.cpp, บรรทัด: 563

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1 ขึ้นไป คุณอาจเห็นข้อผิดพลาดภายในนี้หากคุณมีอินพุตหลายพอร์ต rx_cdr_refclk บน Stratix® V Native PHY ที่เชื่อมต่อกับพิน refclk เดียวกัน
    ตัวอย่างเช่น ข้อผิดพลาดนี้อาจเกิดขึ้นหากพอร์ต rx_cdr_refclk(0) และ rx_cdr_refclk(1) มีทั้งเชื่อมต่อกับ pin refclk1

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ให้เชื่อมต่ออินพุตสัญญาณนาฬิกาแต่ละอินพุตของ CDR PLL เข้ากับพิน refclk ของตัวเอง

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® II เวอร์ชัน 13.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้