ID บทความ: 000076519 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/05/2019

Arria® 10 PHYLite และ Stratix® 10 PHYLite IP รองรับกลุ่ม x4 DQ/DQS สองกลุ่มในเลน I/O เดียวได้หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
  • IP เอฟพีจีเอ Intel® Stratix® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่ Arria® 10 PHYLite และ STRATIX® 10 PHYLite IP ไม่สามารถรองรับกลุ่ม x4 DQ/DQS สองกลุ่มในเลน I/O เดียว แต่ละกลุ่ม DQ/DQS ต้องอยู่ในเลน I/O ที่แยกต่างหาก

    ความละเอียด

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้