มีข้อจํากัดการจัดวางพินใหม่สองประการสําหรับ Arria® 10 Hard Processor System (HPS) EMIF IP ซึ่งเริ่มต้นจากซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 19.2 ที่เกี่ยวข้องกับนาฬิกาอ้างอิง PLL และการวางพิน RZQ ข้อจํากัดเหล่านี้มีไว้เพื่อรับประกันว่าชุดการกําหนดค่าที่รองรับการใช้งาน HPS EMIF IP ทั้งหมดจะทํางานอย่างถูกต้องในฮาร์ดแวร์ รวมถึง FPGA-First/HPS-First, x16/x32/x64 ตลอดจนโหมดการทํางาน ECC/Non-ECC ข้อจํากัดเหล่านี้เข้มงวดกว่าข้อจํากัดที่ใช้ในซอฟต์แวร์ Quartus® Prime รุ่นก่อนหน้า ดังนั้นผู้ใช้อาจเห็นข้อผิดพลาดในการคอมไพล์ใหม่สําหรับ pinout ที่ใช้ในการส่งการคอมไพล์ในซอฟต์แวร์ Quartus® Prime เวอร์ชันก่อนหน้า ข้อผิดพลาดเพียงระบุว่า pinout ที่มีอยู่อาจไม่ทํางานในชุดการกําหนดค่า HPS EMIF ที่รองรับทั้งหมด อย่างไรก็ตามผู้ใช้ที่มีพินเอาต์ที่ทํางานอยู่ยังคงใช้การออกแบบต่อไปได้โดยไม่ต้องกังวลหากพวกเขาไม่ต้องการแก้ไขการกําหนดค่าของพวกเขาต่อไป
ในอินเทอร์เฟซ Arria® 10 HPS EMIF จะต้องวางนาฬิกาอ้างอิง PLL และพิน RZQ ในแบงค์ I/O 2K พร้อมที่อยู่และสัญญาณคําสั่ง
เริ่มต้นในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 19.2 ข้อจํากัดนี้ถูกนํามาใช้โดยการรายงานข้อผิดพลาด fitter ในระหว่างการคอมไพล์หากไม่ปฏิบัติตามข้อกําหนดการจัดวางพิน โปรดดู คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Arria® 10 FPGA IP สําหรับข้อมูลเพิ่มเติมเกี่ยวกับข้อจํากัดการจัดวางพิน HPS EMIF
หากคุณมีการออกแบบที่กําลังผ่านการคอมไพล์ในรุ่นก่อนหน้าซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 19.2 ซึ่งล้มเหลวในการคอมไพล์ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 19.2 ขึ้นไป คุณไม่จําเป็นต้องเปลี่ยนการออกแบบ HPS EMIF แต่จะต้องใช้วิธีแก้ไขปัญหาชั่วคราว